asic任職要求9篇

第1篇 高級asic設(shè)計工程師/senior asic design engineer職位描述與崗位職責任職要求

職位描述：

崗位職責：

制定圖像處理，視頻編解碼和其它算法硬件實現(xiàn)的微架構(gòu)

rtl級asic設(shè)計，驗證和集成

電路綜合，以及基于時序，面積和功耗的設(shè)計優(yōu)化

撰寫asic設(shè)計的相關(guān)文檔

協(xié)同架構(gòu)組、軟件組一起開發(fā)調(diào)試fpga或者芯片

崗位要求：

碩士及以上學歷，三年以上相關(guān)工作經(jīng)驗

精通硬件描述語言(verilog， systemverilog)及腳本語言(perl，shell)

有圖像視頻處理領(lǐng)域相關(guān)經(jīng)驗

熟悉各種amba總線協(xié)議

熟練使用asic設(shè)計工具，熟悉asic設(shè)計流程

具有較強的溝通、學習和撰寫英文文檔的能力

responsibilities:

develope micro-architecture for isp， video codec and other algorithms

rtl design， verification and integration

synthesis and optimize for timing， area and power

module and top-level documentation

work with architecture and software teams to develop ne_t-generation silicon.

qualifications:

ms with at least 3 year's equivalent e_perience

fluent with hdl languages(verilog， systemverilog)

e_perience in video codec， isp and so on

familiar with software languages c/c++

familiar with eda tools and cad flow

good documentation and communication skills

第2篇 asic項目經(jīng)理職位描述與崗位職責任職要求

職位描述：

asic項目經(jīng)理

崗位描述：

1. 收集和分析需求，制定項目計劃，定義項目范圍和可交付成果，并確定資源需求

2. 組建，協(xié)調(diào)和管理項目資源，負責項目風險和質(zhì)量管理，確保項目保質(zhì)保量如期完成

3. 定期召開項目會議，負責項目的進度跟蹤，對項目中各種問題進行記錄及溝通解決，確保項目的進展及相關(guān)問題及時地反映給管理層

4. 負責和組織編寫相關(guān)項目實施文檔

任職要求：

1. 電子、電氣、自動化等相關(guān)專業(yè)本科以上學歷

2. 具有 5 年以上項目管理的相關(guān)工作經(jīng)驗

2. 熟悉 asic項目 或者板級系統(tǒng)項目開發(fā)流程

3. 掌握系統(tǒng)的項目管理方法，具備良好的綜合協(xié)調(diào)能力和項目推進能力

4. 具備責任心及團隊協(xié)作精神，良好的溝通與交流能力，善于處理各種人際關(guān)系

優(yōu)先錄用：

有相關(guān)和foundry，ip vender之類溝通的經(jīng)驗和資源

第3篇 asic設(shè)計工程師崗位職責

asic設(shè)計工程師 職位描述:

1. 理解mac層調(diào)度方法;

2. 負責mac層架構(gòu)設(shè)計和rtl實現(xiàn);

3. 負責mac和soc以及物理層接口設(shè)計;

4. 負責mac 層fpga驗證;

5. 配合mac層整體的前端綜合和后端timing signoff;

6. 配合提供mac驅(qū)動程序;

7. mac層相關(guān)模塊的優(yōu)化和維護;

任職要求:

1. 計算機或電子類專業(yè)本科及以上學歷,1年以上工作經(jīng)驗;

1. 熟悉arm總線協(xié)議;

2. 熟悉wifi/bluetooth/nbiot/ ethernet 至少一種mac層協(xié)議;

3. 良好的算法理解能力;

4. 熟悉芯片asic前端設(shè)計流程;

5. 熟練的verilog/c/c++/matlab/perl 等編程能力;

6. 有成功流片項目經(jīng)驗者優(yōu)先; 1. 理解物理層算法以及配合物理層算法研發(fā);

2. 負責物理層算法的rtl 實現(xiàn);

3. 設(shè)計物理層微架構(gòu);

4. 評估物理層算法實現(xiàn)后的的性能;

5. 負責相關(guān)模塊的模塊級別驗證工作;

6. 負責相關(guān)模塊的fpga原型驗證工作;

7. 配合相關(guān)模塊的前端綜合和后端timing signoff;

8. 配合底層驅(qū)動工程師完善相關(guān)模塊的驅(qū)動;

9. 物理層相關(guān)模塊的優(yōu)化和維護;

任職要求:

1. 計算機或通信類專業(yè)本科及以上學歷,1年以上工作經(jīng)驗;

2. 掌握信號處理算法;

3. 熟悉wifi/bluetooth/nbiot/ethernet/3g/4g/5g 至少一種物理層算法優(yōu)先;

4. 良好的算法理解能力;

5. 熟悉芯片asic前端設(shè)計流程;

6. 熟練的verilog/c/c++/matlab/perl 等編程能力;

7.有成功流片項目經(jīng)驗者優(yōu)先; 職位描述:

1. 理解mac層調(diào)度方法;

2. 負責mac層架構(gòu)設(shè)計和rtl實現(xiàn);

3. 負責mac和soc以及物理層接口設(shè)計;

4. 負責mac 層fpga驗證;

5. 配合mac層整體的前端綜合和后端timing signoff;

6. 配合提供mac驅(qū)動程序;

7. mac層相關(guān)模塊的優(yōu)化和維護;

任職要求:

1. 計算機或電子類專業(yè)本科及以上學歷,1年以上工作經(jīng)驗;

1. 熟悉arm總線協(xié)議;

2. 熟悉wifi/bluetooth/nbiot/ ethernet 至少一種mac層協(xié)議;

3. 良好的算法理解能力;

4. 熟悉芯片asic前端設(shè)計流程;

5. 熟練的verilog/c/c++/matlab/perl 等編程能力;

6. 有成功流片項目經(jīng)驗者優(yōu)先;

第4篇 高級asic驗證工程師職位描述與崗位職責任職要求

職位描述：

崗位職責：

搭建模塊級和系統(tǒng)級uvm驗證環(huán)境

根據(jù)設(shè)計需求文檔制定模塊級和系統(tǒng)級驗證方案，跟設(shè)計工程師一起審查設(shè)計和驗證

驗證整個設(shè)計，調(diào)試各種錯誤與設(shè)計中的bug

管理驗證的審查，建立代碼質(zhì)量的標準

崗位要求：

碩士及以上學歷，三年以上相關(guān)工作經(jīng)驗

精通verilog，systemverilog，sva及腳本語言(perl， shell等)

精通uvm驗證的工具和環(huán)境

有視頻編解碼，圖像處理和外設(shè)(mipi、usb，存儲控制器等)調(diào)試經(jīng)驗者優(yōu)先

具有較強的溝通、學習和撰寫英文文檔的能力

responsibilities：

build system and unit-level uvm verification environment

create system and unit-level verification plans from specification and review with design engineers

debug failures and manage bug tracking

conduct verification reviews and set standard for coding quality

qualifications：

master degree or above， with 3+ years working e_perience

proficiency in system verilog， object oriented programming， scripting languages

e_perience in uvm development a plus

e_perience in debugging designs of video codec， isp and peripherals (mipi， usb， memory controller， etc.) is a plus

e_cellent written， verbal and presentation skills

第5篇 高級asic設(shè)計工程師崗位職責任職要求

高級asic設(shè)計工程師崗位職責

職責描述:

1. 與架構(gòu)師合作，編寫設(shè)計文檔。

2. 完成rtl編碼、ut。

3. 協(xié)助驗證工作，提升驗證覆蓋率，支持fpga測試。

4. 協(xié)助后端工作，支持sta、formality、dft、ate等各項流程。

任職要求:

1. 5年以上verilog /asic設(shè)計經(jīng)驗。

2. 精通綜合工具和靜態(tài)時序分析方法。

3. 具有數(shù)據(jù)網(wǎng)絡(luò)二層/三層交換芯片的的經(jīng)驗，熟悉網(wǎng)絡(luò)測試工具和測試方法。

4. 熟悉tcl或者perl腳本語言。

5. 團隊合作精神。

6. 熟悉dft、scan insertion、ate等。

高級asic設(shè)計工程師崗位

第6篇 senior asic設(shè)計工程師職位描述與崗位職責任職要求

職位描述：

主要職責：

1. 定義相關(guān)ip的微結(jié)構(gòu)

2. 帶領(lǐng)整個團隊進行ip的開發(fā)

崗位要求：

1. 碩士學位及5年以上相關(guān)工作經(jīng)驗

2. 熟悉asic芯片前端設(shè)計的各個方面，包括但不限于: rtl代碼編寫，綜合，時許分析，功耗分析和dft等

3. 擁有完整的全流程ip設(shè)計的經(jīng)驗，從初始需求到最終gds

4. 擁有帶領(lǐng)5人以上團隊開發(fā)的經(jīng)驗

擁有以下經(jīng)驗優(yōu)先：

1. 相關(guān)ai芯片設(shè)計經(jīng)驗

2. usb/ddr phy等ip使用經(jīng)驗

3. uvm等相關(guān)使用經(jīng)驗。

第7篇 高級asic設(shè)計工程師崗位職責

高級asic設(shè)計工程師 上海登臨科技有限公司 上海登臨科技有限公司,登臨 職位信息:

根據(jù)特定算法或者架構(gòu)需求定義模塊的微架構(gòu);

運用verilog完成模塊的rtl實現(xiàn);

對設(shè)計進行power/timing/area分析和優(yōu)化;

fpga/silicon debug;

完成相關(guān)設(shè)計文檔的編寫和整理;

任職要求:

電子及相關(guān)本科以上專業(yè);

3年及以上相關(guān)經(jīng)驗;

有asic設(shè)計經(jīng)驗,有很強的verilog 設(shè)計/實現(xiàn)技能,對數(shù)字設(shè)計的ppa有充分的理解;

具有獨立解決問題的能力,良好的團隊合作意識和溝通能力;

第8篇 芯片asic設(shè)計工程師職位描述與崗位職責任職要求

職位描述：

工作職責：

1、為公司芯片提供asic設(shè)計（pd/dft/dfr/dfm）和工藝開發(fā)

2、負責芯片asic設(shè)計平臺建設(shè)，提高效率；

3、負責芯片floorplan規(guī)劃，物理可實現(xiàn)分析、dft/dfd等可測性設(shè)計方案制定、設(shè)計實現(xiàn)，仿真驗證，sta時序分析，ate測試向量交付等。負責實施從netlist到gds2的所有物理設(shè)計。

4、設(shè)計過程數(shù)據(jù)分析、測試大數(shù)據(jù)分析、良率提升等

任職要求：

業(yè)務(wù)技能要求：

1、熟練掌握深亞微米后端物理設(shè)計流程，熟練使用數(shù)字芯片物理設(shè)計/驗證工具；

2、熟悉ic dft或ic邏輯設(shè)計流程，熟練使用 synopsys 或 mentor 的相關(guān)工具。

專業(yè)知識要求：

1、具備asic設(shè)計相關(guān)的知識和能力，對新工藝有一定了解；

2、或了解后端物理設(shè)計流程，有數(shù)字芯片物理設(shè)計/驗證工具相關(guān)經(jīng)驗；

3、或了解dft或ic邏輯設(shè)計流程，有eda（synopsys/cadence/ansys/mentor/華大等）工具相關(guān)經(jīng)驗

4、或了解python/數(shù)據(jù)庫/web/tensorflow/ml，具有一定大數(shù)據(jù)分析能力

第9篇 高級asic設(shè)計經(jīng)理/sr. asic design manager職位描述與崗位職責任職要求

職位描述：

崗位職責：

制定isp，視頻編解碼和其它算法硬件實現(xiàn)的微架構(gòu)

rtl級asic設(shè)計，驗證和集成

電路綜合，以及基于時序，面積和功耗的設(shè)計優(yōu)化

撰寫asic設(shè)計的相關(guān)文檔

協(xié)同架構(gòu)組、軟件組一起開發(fā)調(diào)試fpga或者芯片

管理設(shè)計團隊，使整個團隊緊密合作、高效工作

崗位要求：

碩士及以上學歷，六年以上相關(guān)工作經(jīng)驗

精通硬件描述語言(verilog， systemverilog)及腳本語言(perl，shell)

有圖像視頻處理領(lǐng)域相關(guān)經(jīng)驗

熟練使用asic設(shè)計工具，熟悉asic設(shè)計流程

具有較強的溝通、學習和撰寫英文文檔的能力

responsibilities:

develope micro-architecture for isp， video codec and other algorithms

rtl design， verification and integration

synthesis and optimize for timing， area and power

module and top-level documentation

work with architecture and software teams to develop ne_t-generation silicon.

manage the team to let members work closely and efficiently

qualifications:

ms with at least 6 year's equivalent e_perience

fluent with hdl languages(verilog， systemverilog)

e_perience in video codec， isp and so on

familiar with software languages c/c++

familiar with eda tools and cad flow

good documentation and communication skills